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FPGA设计创建与FPGA仿真 Aldec Active-HDL 10.1.3088.5434 x86/x64 破解版

  • 软件大小:未知
  • 更新日期:2019-08-01
  • 官方网站:闪电下载吧
  • 软件等级:★★★☆☆
  • 运行环境:Winxp/Win7/Win8/Win10
FPGA设计创建与FPGA仿真 Aldec Active-HDL 10.1.3088.5434 x86/x64 破解版
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Active-HDL破解版是集成FPGA设计创建和仿真解决方案,适用于基于团队的环境。 Active-HDL的集成设计环境(IDE)包括一个完整的HDL和图形设计工具套件以及用于快速部署和验证FPGA设计的RTL /门级混合语言模拟器。设计流程管理器在设计输入,仿真,综合和实现流程中唤起120多种EDA和FPGA工具,并允许团队在整个FPGA开发过程中保持在一个通用平台内。 Active-HDL 10.1提供了许多新功能和增强功能,可简化基于团队的设计,提高设计效率,以及VHDL,Verilog®,SystemC™,SystemVerilog和EDIF项目的行为,RTL和时序仿真速度。新版本采用独立于FPGA供应商的版本,支持所有领先的C / HDL综合和实现工具,可直接从Active-HDL环境启动。安装程序自动安装所有系统库,并允许选择运行HDL仿真所需的目标FPGA技术和供应商特定库。本次带来破解版下载,含破解文件,有需要的朋友不要错过了!

安装破解教程

1、在本站下载并解压,如图所示,得到Active-HDL_10.1_x64_main_setup.exe安装程序和crack破解文件夹

2、双击Active-HDL_10.1_x64_main_setup.exe运行,勾选 我接受许可证协议条款,点击next


3、选择软件安装路径,点击next

4、安装完成,点击finish

5、将crack中的rmcl.dll和rmcldiag.dll复制到安装目录下的bin文件夹中

6、使用记事本方式打开license.lic,并用您的MAC或以太网地址替换hostid =“112233445566”
7、将license.dat许可证复制到(默认路径C:\ Aldec \ Active-HDL 10.1 64位\ Dat \ license.dat中)

8、
 添加新的或编辑环境变量
   变量名称:ALDEC_LICENSE_FILE
   变量值:C:\ Aldec \ Active-HDL 10.1 64位\ Dat \ license.dat(默认路径)

软件特色

1、项目管理
基于团队的统一设计管理保持本地或远程团队的一致性
可配置的FPGA / EDA Flow Manager接口具有120多个供应商工具,允许团队在整个FPGA开发过程中保持在一个平台上
2、图形/文本设计输入
使用Text,Schematic和State Machine快速部署设计
使用更安全可靠的互操作加密标准分发或提供IP
3、模拟和调试
功能强大的通用内核混合语言模拟器,支持VHDL,Verilog,SystemVerilog(设计)和SystemC
使用图形交互式调试和代码质量工具确保代码质量和可靠性
使用代码覆盖率分析工具执行指标驱动的验证,以识别设计中未实现的部分
使用ABV - 基于断言的验证(SVA,PSL,OVA)提高验证质量并发现更多错误
使用MATLAB®/Simulink®接口连接HDL仿真和DSP模块的高级数学建模环境之间的差距
4、文档HTML / PDF
抽象设计智能并使用HDL到原理图转换器以易于理解的图形形式表示它们
通过HTML和PDF自动生成设计文档,快速共享设计

新功能介绍

1、HDL编辑器  
“删除尾随空白”选项可用于“首选项”对话框的“HDL编辑器”类别中的所有受支持语言。保存文档时,该选项会自动删除行末端不必要的空白字符。(SPT62667)  
2、方框图编辑器  
已经引入了允许解析总线和端口范围的功能。在将端口或总线分成不同范围的片的情况下,将图形描述转换为HDL代码的机制必须确定应该在生成的代码中使用哪个指定范围。选择边界时,包含泛型的范围优先于没有它们的范围。有关更多信息,请参阅解决总线范围主题。  
并不总是可以自动解决范围。当解决机制失败时,将报告相应的消息,并且必须手动指定范围。这可以在“代码生成设置”对话框的“总线范围分辨率”选项卡中完成,该对话框显示具有未解析范围的项目。有关更多信息,请参阅“代码生成设置”对话框主题。(SPT68327)  
它们附加到符号的泛型和参数的顺序保留在程序框图文档中。符号实例与符号定义中声明的顺序同步,泛型和参数按照在代码中生成的顺序显示。可以使用“符号编辑器”窗口中调用的“符号属性”对话框的“泛型”或“参数”选项卡中的拖放方法来修改此顺序。然后可以在“比较接口”对话框的相应选项卡中查看更改。以前,打开程序框图文件时,泛型和参数按字母顺序排序。(SPT45222)  
无约束选项已添加到“代码生成设置”对话框的“范围分辨率”选项卡中的“方向”列中。该选项仅适用于生成VHDL代码的图表中的终端。有关更多信息,请参阅“解决总线范围和代码生成设置”对话框主题。  
可以在合成期间指定实例的哪些泛型可用。可以在“符号属性”对话框的“泛型”选项卡中选择单个实例,该对话框可从图中显示的块的上下文菜单访问。请注意,只能为单个实例启用为所有组件实例选择要合成的泛型(在编辑符号时调用的“符号属性”对话框中)。(SPT22090,SPT65507,SPT66562,SPT67168)  
3、基于断言的验证  
PSL端点变量可以用作async_abort和sync_abort运算符的重置条件。(SPT69130)  
可以在vpropPSL验证单元中声明断言,覆盖,序列,属性和覆盖指令。此外,从vprop单元继承的vprop和vunit可以放在单独的文件中。(SPT69734,SPT69743,SPT69744)  
PSL表达式支持预定义的VHDL属性。(SPT69129)  
4、设计范围  
可以在代码覆盖率查看器中选择代码覆盖率和表达式覆盖率报告的内容和格式。在以前的版本中,GUI中创建的文本和HTML报告是使用无法修改的默认设置生成的。只有在从命令行调用报告生成时,才能自定义生成选项。在当前版本中,可以在“代码覆盖率查看器”窗口的“文件”菜单中访问的“报表设置”对话框中更改选项。(SPT68884,SPT68900)  
显示设计覆盖率或设计分析统计信息(代码覆盖率,切换覆盖率和设计分析器查看器)的独立查看器在打开coverage或分析器数据文件时支持拖放操作。  
将旧数据库文件(*.ccl和*.exd)拖放到Active-HDL窗口会自动在代码覆盖率查看器中打开覆盖率统计信息。(SPT69388)  
设计覆盖率报告不仅可以在离线模式下生成(在收集统计数据并保存到coverage数据库之后),还可以在模拟运行时生成。可以使用acdbreport命令完成。有关更多信息,请参阅脚本。  
如果未打开任何设计或工作空间,则可以访问“工具”菜单中提供的“覆盖率合并”选项。以前,该选项已变暗,无法在这些情况下使用。(SPT68330)  
覆盖数据库  
切换覆盖率结果可以存储在ACDB文件中。此外,可以在模拟结束后指定覆盖率报告的格式。(SPT47728,SPT67495,SPT68413)  
断言覆盖的统计信息可以存储在ACDB文件中。可以在命令行中启用新类型的覆盖数据(acom,alog,asim,acdbsave,acdbenable等)。(SPT65917,SPT69485,SPT69525)  
5、设计管理
Coverage / Profiler类别已添加到“首选项”对话框中。该类别等同于“设计设置”对话框中提供的类别。 (SPT68220)
由于与分层模式下的收集覆盖率和性能分析统计信息的默认模式相关的更改,已从“设计设置”和“首选项”对话框的“代码覆盖率”和“事件探查器”类别中删除“每个实例收集数据”选项。
6、调试
显示指示HDL对象类型的图标的“模式”列已添加到“监视和调用堆栈”窗口以及“设计浏览器”窗口的“结构”选项卡中。在以前的版本中,此列仅在波形查看器中可用。 (SPT66572)
可以在“首选项”对话框的“外观”类别中指定“非活动信号网格”和“波形视图”窗格的颜色以及“加速波形查看器”和“加速列表查看器”窗口的非活动“列表视图”窗格的颜色。
7、状态图编辑器
支持Xilinx Vivado综合属性。(SPT67413)
综合属性支持已经过重新设计。 工具选择已移至“机器属性”对话框。 除了设置属性值之外,用户还可以在此窗口中包含或排除生成的属性。
8、标准波形查看器/编辑器
标准波形查看器/编辑器在64位版本的Active-HDL中不可用。
9、标准列表查看器
标准列表查看器在64位版本的Active-HDL中不可用。

使用说明

模拟器  
1、一般  
在使用VITAL模型的设计初始化期间,仅在加载SDF文件时启动负约束计算阶段。无论SDF文件的可用性如何,都应启动此阶段。  
如果多次重新启动仿真,则可能会发生内部存储器碎片,导致内存分配增加。(DKO2370)  
如果在模拟运行时关闭系统控制台窗口而中断VSimSA,则wave.asdb.error文件和wave.asdbw文件夹及其内容将保留在磁盘上。这些是临时项目,如果需要,用户可以安全地删除它们。此外,它们不会妨碍后续模拟会话,并在运行新模拟时自动删除。  
无论如何,建议通过发出endsim命令来结束模拟。(MRP3553)  
2、Verilog模拟  
只有将所有文件编译到空设计库中时,顶级Verilog模块的自动检测才能正常工作。顶级检测不适用于单独编译的Verilog文件。  
无法停止将信号记录到波形文件中。一旦在模拟过程中将信号添加到波形文件中(使用trace或addwave命令),它将具有完整的历史记录,直到模拟结束。  
具有随机刺激器规范的$force任务不起作用(JKL59)。  
3、SystemVerilog模拟  
常规数组不能分配给动态数组,反之亦然。  
不支持使用文字的作业。  
类C操作符(+=,++,-等)不能操作队列/数组元素。  
$sign不能用于引用队列的最后一个元素。(它只能在声明队列时使用。)  
foreach循环不能用于迭代数组/队列元素。  
系统功能,例如$size不适用于数组或队列。  
通过将点和字段名称附加到索引名称(即数组/队列元素),无法访问类和结构的字段。  
数据容器不能放在结构或类中。  
动态数组,关联数组和队列的常规数组不可用。  
几个对象类型(例如解压缩的结构或字符串)不能放在数组和队列中。  
数据容器不能通过引用传递

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